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    EineSpeicherkomparatorzelle (300) weist eine Speichereinrichtung (302)und einen Komparator (304) auf. Die Speichereinrichtung (302) liefertein Speichersignal (b) abhängigvon einem gespeicherten Wert. Der Komparator (304) ist ausgebildetzum Vergleichen des Speichersignals (b) mit einem Komparatorsignal (k).Die Speichereinrichtung (302) ist ausgebildet, um das Speichersignal(b) und ein komplementäresSpeichersignal (bq) zu liefern, oder es wird neben dem Komparatorsignal (k)ein komplementäresKomparatorsignal (kq) dem Komparator (304) zugeführt. Der Komparator (304) istausgebildet, um abhängigvon einem Vergleichsergebnis das Speichersignal (b) oder das komplementäre Speichersignal (bq)bzw. das Komparatorsignal (k) oder das komplementäre Komparatorsignal(kq) als Komparatorergebnissignal (H) auszugeben.
    公开号:DE102004010664A1
    申请号:DE200410010664
    申请日:2004-03-04
    公开日:2005-10-06
    发明作者:Thomas Dr.rer.nat. Dipl.-Phys. Künemund
    申请人:Infineon Technologies AG；
    IPC主号:G11C15-04
    专利说明:
    [0001] Dievorliegende Erfindung befaßtsich mit einer Speicherkomparatorzelle sowie mit einer Speicherkomparatorvorrichtungbestehend aus einer Mehrzahl von Speicherkomparatorzellen, wie siefür inhaltsadressierbareSpeicher eingesetzt werden.
    [0002] AssoziativspeicherCAM (CAM = content addressable memory) ermöglichen neben Lese- und Schreibzugriffenauch sogenannte assoziative Zugriffe. Ein assoziativer Zugriff isteine Suche nach einem Eintrag bzw. einer Adressierung über einenInhalt einer gespeicherten Information. Bei einer solchen Suchoperationwird ein Suchwort mit einer bestimmten Menge gespeicherter Datenwörter verglichen.Für jedesder gespeicherten Wörterwird dabei angezeigt, ob es mit dem Suchwort übereinstimmt oder nicht. Einwesentliches Merkmal eines CAM ist also, daß gespeicherte Wörter auchaufgrund ihres Inhalts identifizierbar sind, anstatt nur durch ihre Adressewie bei gewöhnlichenSpeichern. Ein CAM besteht im allgemeinen aus einem zweidimensionalenFeld von Komparatorspeicherzellen. Jede dieser Zellen speichertein Bit digitaler Information und erlaubt den Vergleich dieses gespeichertenBits mit einem korrespondierenden Bit des Suchwortes. Die je einerZeile oder Spalte des Zellenfeldes entsprechenden gespeichertenBits bilden die gespeicherten Wörter.Währendeines assoziativen Zugriffs wird das Suchwort gleichzeitig an alleden gespeicherten Datenwörternentsprechenden Zellen angelegt, und für jedes gespeicherte Wort wirdein Treffersignal erzeugt, das anzeigt, ob das Suchwort mit demgespeicherten Wort übereinstimmtoder nicht.
    [0003] WichtigeAnwendungen von Assoziativspeichern sind sogenannte Caches, schnellePufferspeicher füreine CPU von Prozessoren und Mikrokontrollern, wie beispielsweiseeinem Data- und Instruction-Cache sowie Adressenübersetzungspuffer.
    [0004] Üblicherweisesind Schaltnetze und -werke mikroelektronisch so ausgeführt, daß beispielsweise jedesBit eines in einem Register gespeicherten Zustands physikalischdargestellt wird durch genau einen elektrischen Knoten am Registerausgang.Für diedeshalb sogenannte Single-Rail-Schaltungstechnik gilt gleiches auchfür alleKnoten innerhalb der kombinatorischen Schaltnetze zwischen Registern sowiefür derenEingänge.Einem logischen Wert eines (Zwischen-) Zustandsbits bzw. dessenKomplement entspricht im allgemeinen genau ein elektrischer Knoten.
    [0005] Einedifferentielle Stromprofilanalyse DPA (DPA = differential poweranalysis) ist eine der wichtigsten Methoden für einen Angriff auf ICs (IC= integrated circuit) sowie füreine Beurteilung einer Empfindlichkeit von ICs für Sicherheitsanwendungen gegenüber gezieltenAngriffen auf vertrauliche Informationen wie Paßwörter oder kryptographischeSchlüssel.Dabei werden fürein gegebenes Programm bzw. einen gegebenen Algorithmus mit statistischenMethoden gemessene Stromprofile bzw. deren über einen oder mehrere Taktzyklenberechnete Ladungsintegrale des IC ausgewertet, wobei, für eine Vielzahl vonProgrammausführungen,aus einer Korrelation von systematischer Datenvariation und jeweiligem LandungsintegralRückschlüsse aufeine zu schützendeInformation gezogen werden können.
    [0006] ImGegensatz zur herkömmlichenSingle-Rail-Logik, bei der jedes Bit innerhalb eines Daten- oderSignalpfades physikalisch dargestellt wird durch genau einen elektrischenKnoten k eines Schaltnetzes oder Schaltwerkes, wird bei Implementierungmit einer Dual-Rail-Logik jedes Bit durch zwei Knoten k und kq dargestellt,wobei dieses Bit einen gültigenlogischen Wert aufweist, wenn k dem wahren logischen Wert b diesesBits entspricht und kq dem negierten Wert bn = not(b).
    [0007] EinegewünschteInvarianz der Ladungsintegrale wird nun dadurch erreicht, daß zwischenje zwei Zuständenmit gültigenlogischen Werten (b, bn) = (1, 0) oder (0, 1) ein sogenannter Vorladezustand,auch Precharge genannt, eingefügtist, fürden sowohl k als auch kq auf dasselbe elektrische Potential geladenwerden, also logisch ungültigeWerte (1, 1) oder (0, 0) annehmen. Für einen Vorladezustand (1,1) könntealso eine Zustandsfolge aussehen wie folgt: (1, 1) → (0, 1) → (1, 1) → (1, 0) → (1, 1) → (1, 0) → (1, 1) → (0, 1) → ...
    [0008] Für eine jedebeliebige solcher Zustandsfolgen gilt, daß bei einem Übergang(1, 1) → (b,bn) genau ein Knoten von 1 nach 0 umgeladen wird, und für alle (b,bn) → (1,1) genau ein Knoten von 0 nach 1, unabhängig von einem logisch gültigen Wertb des in Frage stehenden Zustandsbits. Analoges gilt für Zustandsfolgenmit einem Vorladezustand (0, 0).
    [0009] Darausaber folgt, daß diediesen Zustandsfolgen entsprechenden Ladungsintegrale unabhängig sindvon einer Abfolge (b, bn) der logisch gültigen Werte, falls nur dafür Sorgegetragen wird, daß die Knotenk und kq gleiche elektrische Kapazitäten aufweisen. Ein Stromprofileines so implementierten Datenpfades hängt also nicht ab von zeitlichenVariationen der zu verarbeitenden Daten. Es ist somit DPA-resistent.
    [0010] 6 zeigt eine mögliche Realisierungeiner Assoziativspeicherzelle, wie sie üblicherweise eingesetzt wird.Die Assoziativspeicherzelle weist eine Speichereinrichtung 602,eine Komparatoreinrichtung 604 sowie eine Auswerteeinrichtung 606 auf. DieSpeicherzelle 602 ist ausgebildet zum Empfangen eines Speichersignalsb sowie eines komplementärenSpeichersignals bq sowie zum Speichern eines Wertes des Speichersignalsb sowie des komplementärenSpeichersignals bq. Dazu weist die Speichereinrichtung 602 einenersten Inverter INB sowie einen zweiten Inverter INBQ auf. Der ersteInverter INB bildet mit dem zweiten Inverter INBQ ein Latch zumSpeichern des ersten Speichersignals b und des zweiten Speichersignalsbq. Das Speichersignal b weist bezüglich des komplementären Speichersignalsbq einen komplementärenWert auf. Das bedeutet, daß daskomplementäreSpeichersignal bq einen Wert logisch 0 aufweist, wenn das Speichersignalb einen Wert logisch 1 aufweist, und einen Wert logisch 1 aufweist,wenn das Speichersignal b einen Wert logisch 0 aufweist.
    [0011] DasSpeichersignal b wird der Speichereinrichtung 602 über einenTransistor NTBL zugeführt. DerTransistor NTBL wird von einem Schreibsignal wl angesteuert. Beieinem aktiven Schreibsignal wl schaltet der Transistor NTBL einSpeichereingangssignal bl auf das Speichersignal b durch. Das komplementäre Speichersignalbq wird der Speichereinrichtung 602 über einen Transistor NTBLQzugeführt. DerTransistor NTBLQ wird von dem Schreibsignal wl angesteuert und istausgebildet, um ein komplementäresSpeichereingangssignal blq ansprechend auf ein aktives Schreibsignalwl auf das komplementäre Speichersignalbq durchzuschalten. Bei einem inaktiven Schreibsignal wl sperrendie Transistoren NTBL, NTBLQ und die Speichereinrichtung 602 hält das Speichersignalb sowie das komplementäreSpeichersignal bq.
    [0012] DerKomparator 604 ist ausgebildet, um das Speichersignal bmit dem Speichereingangssignal bl zu vergleichen und abhängig voneinem Vergleichsergebnis ein Komparatorergebnissignal H auszugeben.Ein Vergleich des Speichersignals b mit dem Speichereingangssignalbl wird vorzugsweise dann durchgeführt, wenn das Schreibsignalwl nicht aktiv ist und die Transistoren NTBL, NTBLQ das Speichereingangssignalbl und das komplementäreSpeichereingangssignal blq nicht auf das Speichersignal b und daskomplementäreSpeichersignal bq durchschalten. In diesem Fall kann das Speichereingangssignalbl einen anderen Signalwert aufweisen als das gespeicherte Speichersignalb. Der Komparator 604 weist zwei Transistoren PEB, NEBLauf, die von dem Speichereingangssignal bl ange steuert werden, zwei TransistorenPEBQ, NEBLQ, die von dem komplementären Speichereingangssignalblq angesteuert werden, zwei Transistoren PEBL, NEB, die von dem Speichersignalb angesteuert werden, sowie zwei Transistoren PEBLQ, NEBQ, die vondem komplementärenSpeichersignal bq angesteuert werden.
    [0013] Sourceanschlüsse derTransistoren PEBL, PEBLQ sind mit einem VersorgungsspannungspotentialVDD und die Sourceanschlüsseder Transistoren NEBQ, NEB mit einem Massepotential VSS verbunden.Die Drainanschlüsseder Transistoren PEB, PEBQ, NEBL, NEBLQ sind mit dem KomparatorausgangssignalH verbunden. Weisen das Speichersignalpaar b, bq und das Speichereingangssignalpaar bl,blq einen gleichen Signalzustand auf, d. h. sowohl das Speichersignalpaarb, bq als auch das Speichereingangssignalpaar bl, blq weisen einenWert auf, der einer logischen 1 entspricht bzw. einer logischen 0entspricht, so wird das Komparatorausgangssignal H über dieTransistoren PEBL, PEB bzw. die Transistoren PEBLQ, PEBQ mit demersten Spannungspotential VDD verbunden. Weisen das Speichersignalpaarb, bq und das Speichereingangssignalpaar bl, blq unterschiedlicheZuständeauf, d. h. eines der beiden Signale b, bl entspricht einer logischen0 und das andere einer logischen 1, so ist das KomparatorergebnissignalH überdie Transistoren NEBL, NEBQ bzw. die Transistoren NEBLQ, NEB mitdem Massepotential VSS verbunden.
    [0014] DasKomparatorausgangssignal H wird somit von dem ersten SpannungspotentialVDD, das entweder direkt oder übereine weitere Schaltung (nicht gezeigt in den Figuren) mit einerersten Spannungsversorgungseinrichtung (nicht gezeigt in 6) bzw. von dem MassepotentialVSS, das entweder direkt oder übereine weitere Schaltung (nicht gezeigt in den Figuren) auf Masse(nicht gezeigt in 6)liegt, mit einer Signalspannung versorgt.
    [0015] DieAuswerteeinrichtung 606 weist zwei Transistoren NH, PHauf, die von dem Komparatorergebnissignal H angesteuert werden.Die Auswerteeinrichtung 606 ist ausgebildet, um ein Auswertesignalhp_in zu empfangen und ein Ergebnissignal hp_out auszugeben. Zeigtdas Komparatorergebnissignal H an, das Speichersignalpaar b, bqund Speichereingangssignalpaar bl, blq übereinstimmen, d. h. das KomparatorergebnissignalH ist mit dem ersten Spannungspotential VDD verbunden, so gibt der TransistorNH das Auswertesignal hp_in als Ergebnissignal hp_out aus. Ist dasKomparatorergebnissignal H dagegen mit dem Massepotential VSS verbunden,d. h. das Komparatorergebnissignal H zeigt an, daß das Speichersignalpaarb, bq sowie das Speichereingangssignalpaar bl, blq nicht übereinstimmen,so zieht der Transistor PH das Ergebnissignal hp_out auf das ersteSpannungspotential VDD. Das Ergebnissignal hp_out ist somit gesteuertdurch das Komparatorergebnissignal H entweder mit dem Ergebnissignalhp_in oder dem ersten Spannungspotential VDD verbunden.
    [0016] Diein 6 beschriebene CAM-Zelleweist insbesondere den Nachteil auf, daß sie eine hohe Transistorzahlaufweist. Dies resultiert in einer großen CAM-Zellfläche sowiein einem erhöhtenEnergieverbrauch. Die Entkopplung des KomparatorergebnissignalsH von dem Speichersignal b sowie dem Speichereingangssignal bl verzögert zusätzlich eineBereitstellung des Komparatorergebnissignals H.
    [0017] Esist die Aufgabe der vorliegenden Erfindung, eine Speicherkomparatorzelle,eine Speicherkomparatorvorrichtung, ein Verfahren zum Speichern undVergleichen sowie ein Computerprogramm zum Ausführen des Verfahrens zum Speichernund Vergleichen zu schaffen, die eine einfache Struktur aufweisen.
    [0018] DieseAufgabe wird durch eine Speicherkomparatorzelle gemäß Anspruch1, eine Speicherkomparatorvorrichtung gemäß Anspruch 12, ein Verfahren.zum Speichern und Vergleichen gemäß Anspruch 15 sowie ein Computerprogrammgemäß Anspruch16 gelöst.
    [0019] Dervorliegenden Erfindung liegt die Erkenntnis zugrunde, daß sich einSpeichersignal einer Speichereinrichtung oder ein Komparatorsignal,das in einem Komparator mit dem Speichersignal verglichen wird,vorteilhafterweise als Komparatorergebnissignal nutzen läßt, um einVergleichsergebnis auszugeben. Eine Speicherkomparatorzelle gemäß dem erfindungsgemäßen Ansatzweist eine minimale Fläche,einen minimalen Energieumsatz sowie eine Resistenz gegenüber einerDifferential-Power-Analyses auf.
    [0020] Insbesonderebietet keine der bekannten Lösungenvon Speicherkomperatorzellen die Kombination von Vorteilen der erfindungsgemäßen Schaltung. Dieerfindungsgemäße Speicherkomparatorzelle weisteine minimale Transistorzahl auf. Eine geringe Transistorzahl bedeuteteine kleine Zellfläche,die für dieSpeicherkomparatorzelle notwendig ist. Zusätzlich wird der Energieverbrauchreduziert. Zudem bedeutet eine Ladungsneutralität aller Vorgänge in der Speicherkomparatorzelleeine Resistenz gegenüber DPA-Angriffen.Ein weiterer wesentlicher Vorteil ist eine Reduzierung der Zeit,die im Komparator füreinen Vergleich des Speichersignals mit dem Komparatorsignal benötigt wird.
    [0021] Gemäß einemweiteren Ausführungsbeispiel istein Versorgungsspannungspegel VDD reduziert. Dies bedeutet einengeringeren Energieumsatz und kurze Zugriffszeiten.
    [0022] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beiliegenden Zeichnungen nähererläutert.Es zeigen:
    [0023] 1 eineschematische Darstellung einer Speicherkomparatorzelle gemäß der vorliegenden Erfindung;
    [0024] 2 eineschematische Darstellung eines weiteren Ausführungsbeispiels einer Speicherkomparatorzellegemäß der vorliegendenErfindung;
    [0025] 3 einedetaillierte Darstellung eines Ausführungsbeispiels einer Speicherkomparatorzellegemäß der vorliegendenErfindung;
    [0026] 4 eineschematische Darstellung einer Speicherkomparatorvorrichtung gemäß der vorliegendenErfindung;
    [0027] 5 einAblaufdiagramm der in 4 gezeigten Signale; und
    [0028] 6 eineSpeicherkomparatorzelle gemäß dem Standder Technik.
    [0029] Inder nachfolgenden Beschreibung der bevorzugten Ausführungsbeispieleder vorliegenden Erfindung werden für die in den verschiedenenZeichnungen dargestellten und ähnlichwirkenden Elemente gleiche oder ähnlicheBezugszeichen verwendet, wobei eine wiederholte Beschreibung dieserElemente weggelassen wird.
    [0030] 1 zeigteine schematische Darstellung einer Speicherkomparatorzelle gemäß der vorliegendenErfindung. Die Speicherkomparatorzelle 100 weist eine Speichereinrichtung 102 sowieeinen Komparator 104 auf. Die Speichereinrichtung 102 ist ausgebildetzum Bereitstellen eines Speichersignals b sowie eines komplementären Speichersignalsbq an den Komparator 104. Der Komparator 104 istferner ausgebildet zum Empfangen eines Komparatorsignals k sowieeines komplementärenKomparatorsignals kq. Abhängigvon einem Vergleichsergebnis stellt der Komparator 104 einKomparatorergebnissignal H bereit. Gemäß dem erfindungsgemäßen Ansatzist das Komparatorergebnissignal H kein eigenständig, in dem Komparator 104 erzeug tesSignal, sondern entspricht einem der von dem Komparator 104 empfangenenSignale b, bq, k, kq.
    [0031] DieSpeichereinrichtung 102 ist ausgebildet zum Speichern eineszu speichernden Wertes. Abhängigvon dem in der Speichereinrichtung 102 gespeicherten Werthat das Speichersignal b einen Zustand, der einer logischen 1 odereiner logischen 0 entspricht. Das komplementäre Speichersignal bq hat einenZustand, der komplementärzu dem Zustand des Speichersignals b ist. Hat das Speichersignalb einen Wert logisch 1, so hat das komplementäre Speichersignal bq einenWert logisch 0, und hat das Speichersignal b einen Wert logisch0, so hat das komplementäreSpeichersignal bq einen Wert logisch 1. Üblicherweise hat das Speichersignalb einen Wert logisch 1, wenn der in der Speichereinrichtung 102 gespeicherteWert ebenfalls einen Wert logisch 1 aufweist, und einen Wert logisch0, wenn der in der Speichereinrichtung 102 gespeicherteWert einen Wert logisch 0 aufweist. Die von dem Komparator 104 empfangenenSignale k, kq sind ebenfalls komplementär zueinander. Wenn das Komparatorsignalk einen Wert logisch 0 aufweist, so weist das komplementäre Komparatorsignalkq einen Wert logisch 1 auf, und wenn das Komparatorsignal k einenWert logisch 1 aufweist, so weist das komplementäre Komparatorsignal kq einenWert logisch 0 auf.
    [0032] DerKomparator 104 ist ausgebildet zum Vergleichen des Speichersignalsb mit dem Komparatorsignal k. Weisen sowohl das Speichersignal bals auch das Komparatorsignal k einen übereinstimmenden Wert auf,so zeigt das Komparatorergebnissignal H eine Übereinstimmung an. Weisen dasSpeichersignal b sowie das Komparatorsignal k keine Übereinstimmungauf, so zeigt das Komparatorergebnissignal H eine Nichtübereinstimmungan. Eine Übereinstimmungist der Fall, indem sowohl das Speichersignal b als auch das Komparatorsignalk einen Wert logisch 0 oder wenn sowohl das Speichersignal b als auchdas Komparatorsignal k einen Wert logisch 1 aufweisen.
    [0033] Beieiner Übereinstimmungweist das Komparatorergebnissignal H typischerweise einen Wert logisch1 auf und bei einer Nichtübereinstimmungeinen Wert logisch 0. Da das Komparatorergebnissignal H nicht eigenständig indem Komparator 104 erzeugt wird, schaltet der Komparatorbei einer Übereinstimmungeines der Signale b, bq, k, kq, das einem Wert logisch 1 entspricht,auf das Komparatorergebnissignal H durch. Weisen das Speichersignalb und das Komparatorsignal k keine Übereinstimmung auf, so schaltetder Komparator 104 eines der Signale b, bq, k, kq als KomparatorergebnissignalH durch, das einem Wert logisch 0 entspricht. Alternativ wäre es möglich, daß das KomparatorergebnissignalH eine Übereinstimmungdurch einen Wert logisch 0 und eine Nichtübereinstimmung durch einenWert logisch 1 anzeigt. In diesem Fall schaltet der Komparator 104 beieiner Übereinstimmungeines der Signale b, bq, k, kq als Komparatorergebnissignal H durch, daseinem Wert logisch 0 entspricht, und bei einer Nichtübereinstimmungeines der Signale b, bq, k, kq, das einem Wert logisch 1 entspricht.
    [0034] Dadas Speichersignal b und das komplementäre Speichersignal bq sowiedas Komparatorsignal k und das komplementäre Komparatorsignal kq zueinanderkomplementärsind, genügenzum Durchführendes Vergleiches zwei Signale, nämlichdas Speichersignal b oder das komplementäre Speichersignal bq und dasKomperatorsignal k oder das komplementäre Komperatorsignal kq. Typischerweise wirddazu das Speichersignal b und das Komparatorsignal k verwendet.Ebenso ist zum Ausgeben des Komparatorergebnissignals H lediglichdas Speichersignalpaar b, bq oder das Komperatorsignalpaar k, kqerforderlich. Typischerweise wird hierzu das Signalpaar bestehendaus Komparatorsignal k und komplementären Komparatorsignal kq eingesetzt.In diesem Fall ist entweder zusätzlichdas Speichersignal b oder das komplementäre Speichersignal bq erforderlich,um im Komparator 104 den Vergleich durchführen zukönnen.Alternativ kann zum Erzeugen des Komparatorergebnissignals H dasSignalpaar bestehend aus Speichersignal b sowie komplementären Speichersignalbq genutzt werden. In diesem Fall ist lediglich zusätzlich dasKomperatorsignal k oder das komplementäre Komperatorsignal kq zumDurchführendes Vergleichs erforderlich.
    [0035] 2 zeigtein weiteres Ausführungsbeispiel einerSpeicherkomparatorzelle 200. Eine Speichereinrichtung 202 istin diesem Ausführungsbeispiel ausgebildetzum Empfangen eines Speichereingangssignals bl, sowie eines komplementären Speichereingangssignalsblq. Das Speichereingangssignals bl sowie das komplementären Speichereingangssignalsblq stellen einen zu speichernden Wert an die Speichereinrichtung 202 bereit.Die Speicherkomparatorzelle 200 weist einen Komparator 104 sowiezusätzlicheine Auswerteeinrichtung 206 sowie eine Versorgungseinrichtung 208 auf.
    [0036] DieAuswerteeinrichtung 206 ist ausgebildet zum Empfangen desKomparatorergebnissignals H sowie eines Auswertesignals hp_in. Abhängig von demKomparatorergebnissignal H ist die Auswerteeinrichtung 206 ausgebildetzum Ausgeben eines Ergebnissignals hp_out.
    [0037] DieVersorgungseinrichtung 208 ist ausgebildet, um gesteuertdurch ein Haltesignal wr ein Speicherspannungspotential sVDD andie Speichereinrichtung 102 bereitzustellen.
    [0038] DieAuswerteeinrichtung 206 ist ausgebildet, um abhängig vondem Komparatorergebnissignal H das Auswertesignal hp_in als Ergebnissignalhp_out auszugeben. Das Ergebnissignal hp_out entspricht dem Auswertesignalhp_in in dem Fall, daß dasKomparatorergebnissignal H eine Übereinstimmungzwischen Speichersignal b und Komparatorsignal k anzeigt. Für den Fall,daß dasErgebnissignal hp_out nicht dem Auswertesignal hp_in entspricht,weist das Ergebnissignal hp_out typischerweise einen definiertenWert, beispielsweise logisch 0 oder logisch 1, auf. Der definierteWert wird von der Auswerteeinrichtung 206 bereitgestellt.Alternativ kann das Ergebnissig nal hp_out dem Auswertesignal hp_inentsprechen, wenn das Komparatorergebnissignal H keine Übereinstimmunganzeigt.
    [0039] DieSpeichereinrichtung 202 ist ausgebildet zum Speichern deszu speichernden Wertes. Zum Halten dieses Wertes empfängt dieSpeichereinrichtung 202 in diesem Ausführungsbeispiel das SpeicherspannungspotentialsVDD. Das Speicherspannungspotential sVDD entspricht üblicherweiseeiner Betriebsspannung oder alternativ einem Massepotential. Solangedas Speicherspannungspotential sVDD an die Speichereinrichtung 202 bereitgestellt wird,hält dieseden zu speichernden Wert. Soll der zu speichernde Wert in der Speichereinrichtung 202 nichtweiter gehalten werden oder durch einen neuen zu speichernden Wertersetzt werden, so unterbricht die Versorgungseinrichtung 208,gesteuert durch das Haltesignal wr, die Bereitstellung des SpeicherspannungspotentialssVDD an die Speichereinrichtung 202. Die Versorgungseinrichtung 208 istin diesem Ausführungsbeispielein Schalter, der eine Einrichtung (nicht gezeigt in 2)zum Bereitstellen des Speicherspannungspotentials sVDD mit der Speichereinrichtung 202 verbindetund durch das Haltesignal wr angesteuert wird.
    [0040] DieAuswerteeinrichtung 206 ist in diesem Ausführungsbeispielein Schalter, der gesteuert durch das Komparatorergebnissignal Hdas Auswertesignal hp_in auf das Ergebnissignal hp_out durchschaltet,wenn das das Komparatorergebnissignal H eine Übereinstimmung zwischen Speichersignalb und Komperatorsignal k aufweist.
    [0041] 3 zeigteine detaillierte schematische Darstellung einer Speicherkomparatorzellegemäß einemweiteren Ausführungsbeispielder vorliegenden Erfindung. Die Speicherkomparatorzelle 300 weisteine Speichereinrichtung 302, einen Komparator 304 sowieeine Auswerteeinrichtung 306 auf. Die Speichereinrichtung 302 istausgebildet zum Bereitstellen eines Speichersignals b sowie eineskomplementärenSpeichersignals bq an den Komparator 304. Das Speichersignalsb sowie das komplementäre Speichersignalbq entsprechen einem, in der Speichereinrichtung 302 gespeichertenWert. Der Komparator 304 ist ferner ausgebildet zum Empfangen desKomparatorsignals k sowie des komplementären Komparatorsignals kq sowiezum Bereitstellen des Komparatorergebnissignals H.
    [0042] DieSpeichereinrichtung 302 weist einen ersten SpeichertransistorP1, einen zweiten Speichertransistor P2, einen dritten SpeichertransistorN1 sowie einen vierten Speichertransistor N2 auf. Der erste SpeichertransistorP1 sowie der dritte Speichertransistor N1 werden durch das Speichersignalb angesteuert. Der zweite Speichertransistor P2 sowie der vierteSpeichertransistor N2 werden durch das komplementäre Speichersignalbq angesteuert. Das Speichersignal b ist ferner mit den Drainanschlüssen deszweiten Transistors P2 sowie des vierten Transistors N2 und daskomplementäreSpeichersignal bq ist mit den Drainanschlüssen des ersten TransistorsP1 sowie des dritten Transistors N1 verbunden. Die Sourceanschlüsse desersten Speichertransistors P1 sowie des zweiten SpeichertransistorsP2 sind mit dem Speicherspannungspotential sVDD und die Sourceanschlüsse desdritten Speichertransistors N1 sowie des vierten SpeichertransistorsN2 sind mit einem Massepotential VSS verbunden. Der erste SpeichertransistorP1 und der dritte Speichertransistor N1 bilden zusammen einen Inverterbezüglichdes Speichersignals b und der zweite Speichertransistor P2 sowieder vierte Speichertransistor N2 bilden zusammen einen Inverterbezüglichdes komplementärenSpeichersignals bq. Die Speichereinrichtung 302 bildetein Latch zum Halten des Speichersignals b sowie des komplementären Speichersignalsbq.
    [0043] DerKomparator 304 weist einen ersten KomparatortransistorNC sowie einen zweiten Komparatortransistor NCQ auf. Der erste KomparatortransistorNC wird von dem Speichersignal b angesteuert und der zweite KomparatortransistorNCQ wird von dem komplementärenSpeichersignal bq angesteuert. Der Sourceanschluss des ersten KomparatortransistorsNC ist ausgebil det zum Empfangen des Komparatorsignals k und derSourceanschluss des zweiten Komparatortransistors NCQ ist ausgebildet zumEmpfangen des komplementärenKomparatorsignals kq. Die Drainanschlüsse des ersten KomparatortransistorsNC sowie des zweiten Komparatortransistors NCQ sind ausgebildetzum Ausgeben des Komparatorergebnissignals H.
    [0044] DieAuswerteeinrichtung 306 weist einen ersten AuswertetransistorNH sowie einen zweiten Auswertetransistor PH auf. Die Auswertetransistoren NH,PH werden von dem Komparatorergebnissignal H angesteuert. Der ersteKomparatortransistor NH ist an dem Sourceanschluss mit einer Auswertesignalleitungzum Empfangen des Auswertesignals hp_in verbunden und an dem Drainanschlussmit einer Ergebnissignalleitung zum Ausgeben des Ergebnissignalshp_out. Der zweite Komparatortransistor PH ist an dem Sourceanschlussmit einem Auswertespannungspotential rVDD verbunden und an dem Drainanschlussmit dem Ergebnissignal hp_out.
    [0045] DieSpeicherkomparatorzelle 300 weist ferner einen ersten SchreibtransistorNTB sowie einen zweiten Schreibtransistor NTBQ auf. Die SchreibtransistorenNTB, NTBQ werden von einem Schreib-/Lesesignal wl angesteuert. Gesteuertdurch das Schreib-/Lesesignal wl schaltet der SchreibtransistorNTB das Speichereingangssignal bl auf das Speichersignal b und derzweite Schreibtransistor NTBQ das komplementäre Speichereingangssignal blqauf das komplementäreSpeichersignal bq durch. In diesem Ausführungsbeispiel ist das Komparatorsignalk mit dem Speichereingangssignal bl sowie das komplementäre Komparatorsignalkq mit dem komplementärenSpeichereingangssignal blq verbunden.
    [0046] 3 zeigtsomit eine erfindungsgemäße CAM-Zelle.Sie besteht zum einen aus einer 6-Transistor-RAM-Zelle (RAM; RAM= random access memory) bestehend aus den Transistoren NTB, NTBQ, N1,N2, P1, P2, wobei aber die Source-Terminals der p-Kanal-TransistorenP1 und P2 nicht mit einer Versorgungsspan nung VDD verbunden sind,sondern mit dem Knoten sVDD (einem schaltbaren VDD), das über einenweiteren p-Kanal-Transistor (gezeigt in 4 als TransistorPsDD) mit VDD verbunden werden kann. Der Transistor PsDD könnte auchTeil der in 3 gezeigten CAM-Zelle sein,liegt in dem in 4 gezeigten Ausführungsbeispielaber außerhalbeines Speicherzellenfeldes und ist damit für alle einem Datenwort zugeordnetenZellen zuständig.
    [0047] Weiterenthältdie CAM-Zelle eine Komparatorschaltung, bestehend aus den n-Kanal-TransistorenNC, NCQ, dem Hit-Path-TransistorNH sowie einem Vorladetransistor PH, dessen Source mit dem auf reduziertemVersorgungspotential liegenden Knoten rVDD verbunden ist. Das KomparatorspannungspotentialrVDD weist im Vergleich zum Speicherspannungspotential sVDD eingeringeres Spannungspotential auf.
    [0048] Wie 3 zuentnehmen ist, entspricht das Komparatorergebnissignal H entwederdem Komparatorsignal k oder dem komplementären Komparatorsignal kq. Weistdas Speichersignal b einen Wert logisch 1 auf, so schaltet der ersteKomparatortransistor NC das Komparatorsignal k auf das KomparatorergebnissignalH durch. Weist das Komparatorsignal k ebenfalls einen Wert logisch1 auf, so stimmen Speichersignal b und Komparatorsignal k überein unddas Komparatorergebnissignal H zeigt diese Übereinstimmung dadurch an,daß esebenfalls den Wert logisch 1 des Komparatorsignals k aufweist. Weistdas Komparatorsignal k dagegen einen Wert logisch 0 auf, so weistdas Komparatorergebnissignal H ebenfalls den Wert logisch 0 desKomparatorsignals k auf und zeigt damit an, daß Speichersignal b und Komparatorsignalk nicht übereinstimmen.Weist das Speichersignal b einen Wert logisch 0 auf, so sperrt dererste Komparatortransistor NC. In diesem Fall weist das komplementäre Speichersignalbq den Wert logisch 1 auf und verbindet somit das komplementäre Komparatorsignalkq mit dem Komparatorergebnissignal H. Weist das komplementäre Komparatorsignalkq einen Wert logisch 1 auf, so stimmen komplemen täres Speichersignalbq und komplementäresKomparatorsignal kq übereinund das Komparatorergebnissignal H weist einen Wert logisch 1 auf. Weistdas komplementäreKomparatorsignal kq dagegen eine Wert logisch 0 auf, so zeigt dasKomparatorergebnissignal H eine Nichtübereinstimmung durch einenlogischen Wert 0 auf, der dem logischen Wert des komplementären Komparatorsignalskq entspricht.
    [0049] 4 zeigteine Speicherkomparatorvorrichtung gemäß der vorliegenden Erfindung.Gemäß diesemAusführungsbeispielweist die Speicherkomparatorvorrichtung acht Speicherkomparatorzellen 300 auf,wie sie anhand von 3 beschrieben ist. Aus Gründen der Übersichtlichkeitsind in 4 lediglich drei Speicherkomparatorzellen 300a, 300b, 300c gezeigtund bezeichnet. Die Speicherkomparatorzellen 300a, 300b, 300c sindmit CAM Cell-Bit 0, CAM Cell-Bit 1, CAM Cell-Bit 7 bezeichnet. JedesSpeichereingangssignal bl sowie jedes komplementäre Speichereingangssignal blqder Speicherkomparatorzellen 300a, 300b, 300c wirdvon einem Speichereingangsbussignal bl<0-7> bzw.einem komplementärenSpeicherbussignal blq<0-7> bereitgestellt. Ein Schreib-/Lesesignalwl wird an alle Speicherkomparatorzellen 300a, 300b, 300c bereitgestellt.Die Auswertesignalleitung der ersten Speicherkomparatorzelle 300a istmit dem Massepotential VSS verbunden, so daß das Auswertesignal hp_in1der ersten Speicherkomparatorzelle 300a einen logischen Wert0 aufweist. Die Ergebnissignalleitung der ersten Speicherkomparatorzelle 300a istmit der Auswertesignalleitung der zweiten Speicherkomparatorzelle 300b verbunden,so daß dasErgebnissignal hp_out1 der ersten Speicherkomparatorzelle 300a demAuswertesignal hp_in2 der zweiten Speicherkomparatorzelle 300b entspricht.Ebenso sind die weiteren benachbarten Speicherkomparatorzellen miteinanderverbunden. Das Ergebnissignal hp_out7 der achten Speicherkomparatorzelle 300c steuertals Ausgangssignal hitq7 einen ersten Inverter bestehend aus denInvertertransistoren PHIT, NHIT an. Das invertierte Ausgangssignalhit des ersten Inverters steuert wiederum einen zweiten Inverterbestehend aus den Invertertransistoren PHITQ, NHITQ an. Die Ausgangssignalehit, hitq steuern wiederum Transistoren PFB0, PFB1 an, die das VersorgungsspannungspotentialVDD auf das Ausgangssignal hitq7 sowie das invertierte Ausgangssignalhit durchschalten können.Der Spannungstransistor PsDD schaltet, gesteuert durch das Schreibsignalwr, das Versorgungsspannungspotential VDD auf das SpeicherspannungspotentialsVDD durch oder nicht. Das Auswertepotential rVDD0 wird von demzweiten Spannungstransistor NrDD0 von dem VersorgungsspannungspotentialVDD abgeleitet.
    [0050] Durchdie serielle Verschaltung der Speicherkomparatorzellen 300a, 300b, 300c über die Auswertesignalhp_in sowie die Ergebnissignale hp_out zeigt das Ausgangssignalhitq7 an, ob alle der in den Speicherkomparatorzellen 300a, 300b, 300c durchgeführten Vergleicheeine Übereinstimmung derSpeichersignale b mit den Komparatorsignalen k anzeigen oder obeiner dieser Vergleiche eine Nichtübereinstimmung anzeigt. Im Falle einer Übereinstimmungin allen acht Speicherkomparatorzellen 300a, 300b, 300c weistdas Ausgangssignal hitq7 das Massepotential VSS auf. Bei einer Nichtübereinstimmungin einer der Speicherkomparatorzellen 300a, 300b, 300c weistdas Ausgangssignal hitq7 ein Potential auf, das dem AuswertepotentialrVDD0 entspricht.
    [0051] 4 zeigteine Verschaltung von in diesem Beispiel acht CAM-Zellen 300a, 300b,..., 300c sowie eine aus den Transistoren NrDD0, NrDD1,PsDD und den Transistoren NHIT, NHITQ, PHIT, PHITQ, PFB0, PFB1 bestehendeSchaltung zur Versorgung der CAM-Zellen 300a, 300b,..., 300c mit sVDD und rVDD sowie zur Verarbeitung desAcht-Bit-Komparator-Ausgangssignals hitq7.
    [0052] EineFunktionsweise der in den 3 und 4 angegebenenSchaltungen wird nun mit den in 5 dargestelltenzeitlichen Signalverläufenerläutert.
    [0053] 5 zeigteinen zeitlichen Verlauf des Schreibsignals wr, das das SpeicherspannungspotentialsVDD ansteuert. Ferner ist das Schreib-/Lesesignal wl gezeigt, dasalle der in 4 gezeigten Speicherkomparatorzellenansteuert. Zeitliche Abläufedes Speichereingangssignals sowie des komplementären Speichereingangssignalsder achten, der in 4 gezeigten Speicherkomparatorzellen sindin 5 mit /v(bl<7>) sowie mit /v(blq<7>) gekennzeichnet. DasSpeichersignal sowie das zugehörigekomplementäreSpeichersignal sowie das Komparatorergebnissignal der achten Speicherkomparatorzellesind in 5 mit /Xcc7/v(b), /Xcc7/v(bq), /Xcc7/v(H)bezeichnet. Die mit /v(bl<0>) und /v(blq<0>) gekennzeichnetenSignalverläufestehen fürdas Speichereingangssignal sowie das komplementäre Speichereingangssignal derersten Speicherkomparatorzelle gemäß 4. Dementsprechendstehen die durch /Xcc0/v(b), /Xcc0/v(bq) und /Xcc0/v(H) für das Speichersignal,das komplementäreSpeichersignal sowie das Komparatorausgangssignal der ersten Speicherzelle.Der mit /v(hitq7) gekennzeichnete Signalverlauf entspricht dem in 4 gezeigtenAusgangssignal hitq7 und ein mit /v(hit) gekennzeichneter Signalverlaufentspricht dem in 4 gezeigten Signal des invertiertenAusgangssignals hit.
    [0054] Diezeitlichen Signalverläufesind in eine Mehrzahl von Zeitintervallen, nämlich einem EntladeintervallPD, einem Schreibintervall WR, einem Vergleichsintervall AA, einemVorladeintervall PC sowie einem Leseintervall RD unterteilt. DieVergleichsintervalle AA sind entsprechend einem Vergleichsergebnisentweder als AA(hit) oder als AA(miss) bezeichnet.
    [0055] DasEntladezeitintervall PD bezeichnet ein Zeitintervall, in dem dieBitleitungen bl<7:0>, blq<7:0>, die den Speichereingangssignalenb bzw. den komplementärenSpeichereingangssignalen der Speicherkomperatorzellen, auf das niedrigeVersorgungspotential VSS, das typischerweise einem Massepotentialentspricht, entladen werden. Die Wortleitung wl, die das Schreib-/Lesesignal überträgt, liegtebenfalls auf dem niedrigen Versorgungspotential VSS, d. h. dieZellknoten b und bq aller CAM-Zellen sind von den Bitleitungen bl<7:0> und blq<7:0> isoliert. Außerdem istmit dem Schreibsignal wr auf dem niedrigen VersorgungspotentialVSS das schaltbare Speicherspannungspotential sVDD über denin 4 gezeigten Transistor PsDD mit dem VersorgungsspannungspotentialVDD verbunden, d. h. die dadurch rückgekoppelten Inverter des Speicherteilsder CAM-Zellen halten das in der Zelle gespeicherte Bit. Ein solcherVorladezustand bzw. Vorentladezustand der Bitleitungen bl<7:0> und blq<7:0> dient einer Vorbereitungdes CAM füreinen folgenden Schreibzugriff oder einen folgenden assoziativenZugriff. Ein Schreibzugriff ist dabei ein Zugriff, bei dem ein neuerzu speichernder Wert in die Speichereinrichtung geschrieben wird,und ein assoziativer Zugriff ist ein Zugriff, bei dem Speichersignal bmit dem Komparatorsignal k verglichen wird.
    [0056] DasSchreibintervall WR bezeichnet ein Zeitintervall, in dem ein Schreibzugriffauf die CAM-Zellen durchgeführtwird. Sowohl das Schreib-/Lesesignal wl als auch das Schreibsignalwr werden zunächstauf das Versorgungsspannungspotential VDD gesetzt, wodurch zum einendie Zellknoten b und bq, die dem Speichersignal bzw. dem komplementären Speichersignalentsprechen, aller CAM-Zellen mit den Bitleitungen bl<7:0> bzw. blq<7:0>, die dem Speichereingangssignalbzw. dem komplementären Speichereingangssignalentsprechen, verbunden werden, und zum anderen die Rückkopplungim Speicherteil der CAM-Zellenabgeschaltet wird. Dies wiederum hat zur Folge, daß sowohldas Speichersignal b als auch das komplementäre Speichersignal bq zunächst aufdem niedrigen Versorgungsspannungspotential VSS zu liegen kommen.
    [0057] Nunwerden die zu schreibenden Daten an die Bitleitungen bl<7:0> und blq<7:0> angelegt und auf dieKnoten b, bq übertragen,d. h. der an einer Speichereingangsleitung bl<j> bzw.der an dem Speichersignal b liegende Wert des Potentials wird komplementär zu deman dem komplementärenSpeichereingangssignal blq<j> bzw. dem komplementären Speichersignalbq liegenden. Komplementärbedeutet in diesem Fall ein Paar von Potentialwerten (VDDx, VSS)bzw. (VSS, VDDx) füralle (bl<j>, blq<j>), j = 0, 1, ..., 7,wobei VDDx Werte annehmen kann zwischen VDD und VDD – VTHn, mit einer Einsatzspannung VTHn einesn-Kanal-Transistors. Schließlich werdendas Schreib-/Lesesignalwl und das Schreibsignal wr auf VSS gesetzt, d. h. die Speichersignale bund die komplementärenSpeichersignal bq werden von den Bitleitungen bl<7:0> sowieblq<7:0> isoliert, und dieRückkopplungdes Speicherteils der CAM-Zellenwird wieder aktiviert, wodurch (b, bq) auf (VDD, VSS) oder (VSS,VDD) zu liegen kommen.
    [0058] Indem in 5 gezeigten Schreibintervall WR wird in die achteSpeicherkomparatorzelle ein Wert logisch 1 und in die erste Speicherkomparatorzelleein Wert logisch 1 geschrieben.
    [0059] Nachdem Schreibintervall folgt ein zweites Entladeintervall PD. In demnachfolgenden Vergleichsintervall AA(hit) wird ein assoziativerZugriff auf die CAM-Zellen durchgeführt. Dabei bleiben das Schreibsignalwl und das Schreib-/Lesesignal wr auf dem niedrigen VersorgungsspannungspotentialVSS, d. h. die Knoten b, bq bleiben von den Bitleitungen bl<7:0> und blq<7:0> isoliert, und dieRückkopplung desSpeicherteils der CAM-Zellen bleibt aktiv. Die Bits eines Suchwortswerden an die Bitleitungen bl<7:0> und blq<7:0> angelegt, d. h. deran dem Knoten bl<j> liegende Wert desPotentials wird komplementärzu dem an dem Knoten blq<j> liegenden, und diean den Knoten bl<j>, blq<j> liegenden Werte werdenin jeder CAM-Zellemit den Knoten b und bq verglichen. Für bl<j> =VDDx und b = VDD oder blq<j> = VDDx und bq = VDDstimmt das gespeicherte Bit übereinmit dem entsprechenden Bit des Suchworts, einer der beiden TransistorenNC, NCQ (gezeigt in 3) wird leitend und es wirddas Komparatorergebnissignal H = VDDx, d. h. auch der TransistorNH wird leitend, währendder Transistor PH abschaltet. Falls also das, entsprechend zu 4,aus acht Bit bestehende Suchwort vollständig übereinstimmt mit dem in denacht Speicherkomparatorzellen gespeicherten Wort, wird der Knotenhitq7 leitend verbunden mit VSS, d. h. hit kommt auf VDD zu liegen,wodurch ein Treffer angezeigt wird.
    [0060] Andernfallsbleibt mindestens einer der Transistoren NH, der acht Speicherkomparatorzellengesperrt und damit das Ausgangssignal hitq7 verbunden mit rVDD0sowie das invertierte Ausgangssignal hit auf VSS.
    [0061] Wie 5 zuentnehmen ist, zeigen sowohl das Komparatorergebnissignal H derersten Speicherzelle als auch der achten Speicherzelle ein positivesVergleichsergebnis an.
    [0062] Indem nachfolgenden Vorladeintervall PC werden die Bitleitungen bl<7:0>, blq<7:0> auf das SpannungspotentialVDDx vorgeladen. Die Wortleitung des Schreib-/Lesesignals wl derCAM-Zellen liegt auf dem niedrigen Versorgungspotential VSS, d. h.die Zellknoten b, bq aller CAM-Zellen sind von den Bitleitungenbl<7:0>, blq<7:0> isoliert. Außerdem ist mitdem Haltesignal wr auf dem niedrigen SpannungsversorgungspotentialVSS der Knoten sVDD überden Transistor PsDD mit dem Versorgungsspannungspotential VDD verbunden,d. h. die dadurch zurückgekoppeltenInverter des Speicherteils der CAM-Zellen halten das in der Zelle gespeicherte Bit.
    [0063] DieserVorladezustand der Bitleitungen bl<7:0>, blq<7:0> dient einer Vorbereitungder CAM-Zelle füreinen folgenden Lesezugriff.
    [0064] Indem Leseintervall RD wird ein Lesezugriff auf die CAM-Zellen durchgeführt. Mitdem Schreib-/Lesesignal wl auf dem VersorgungsspannungspotentialVDD werden die Zellknoten b, bq aller CAM-Zellen mit den Bitleitungenbl<7:0>, blq<7:0> verbunden, während mitdem Haltesignal wr auf dem niedrigen VersorgungsspannungspotentialVSS die Rückkopplungim Spei cherteil der CAM-Zellen aktiv bleibt. Dadurch kann jeweilseine der Bitleitungen bl<j> oder blq<j> über die Transistoren NTB oder NTBQauf das niedrige Versorgungsspannungspotential VSS entladen werden:die in den CAM-Zellen gespeicherte Information wird auf die Bitleitungen bl<7:0>, blq<7:0> übertragen.
    [0065] Dasin 5 gezeigte Vergleichsintervall AA(miss) zeigteinen assoziativen Speicherzugriff, bei dem das Suchwort nicht mitden in den Speicherkomparatorzellen gespeicherten Wort übereinstimmt. Wie 5 zuentnehmen ist, zeigt das Komparatorergebnissignal H der achten Speicherzelleeinen positiven Vergleichswert an. Da jedoch die erste Speicherzelle,deren Signalverlauf auch in 5 gezeigt ist,ein negatives Vergleichsergebnis aufweist, zeigt das Ausgangssignalhitq7 keine Übereinstimmung desSuchworts mit dem gespeicherten Wort auf.
    [0066] DemVergleichsintervall AA(miss) folgen ein weiteres EntladeintervallPD, ein weiteres Vergleichsintervall AA(hit) und ein weiteres EntladeintervallPD.
    [0067] Indem in 4 gezeigten Ausführungsbeispiel kann einer Gefahreiner undefinierten Ansteuerung der Transistoren PHIT und NHIT ausreichend begegnetwerden, falls der Transistor PFB0 im Vergleich zu den AuswertetransistorenNH(7:0) hinreichend schwach (im Sinne der Stromergiebigkeit) dimensioniertist.
    [0068] Abhängig vonden Gegebenheiten kann das erfindungsgemäße Verfahren in Hardware oderin Software implementiert werden. Die Implementierung kann auf einemdigitalen Speichermedium, insbesondere einer Diskette oder CD mitelektronisch auslesbaren Steuersignalen erfolgen, die so mit einemprogrammierbaren Computersystem zusammenwirken können, daß das entsprechende Verfahrenausgeführtwird. Allgemein besteht die Erfindung somit auch in einem Computerprogrammproduktmit einem auf einem maschinenlesbaren Träger gespeicherten Programmcodezur Durchführungdes erfindungsgemäßen Verfahrens,wenn das Computerprogrammprodukt auf einem Rechner abläuft. Inanderen Worten ausgedrücktkann die Erfindung somit als ein Computerprogramm mit einem Programmcode zurDurchführungdes Verfahrens realisiert werden, wenn das Computerprogramm aufeinem Computer abläuft.
    100 Speicherkomparatorzelle 102 Speichereinrichtung 104 Komparator b Speichersignal bq komplementäres Speichersignal k Komparatorsignal kq komplementäres Komparatorsignal H Komparatorergebnissignal 200 Speicherkomparatorzelle 206 Auswerteeinrichtung 208 Versorgungseinrichtung wr Haltesignal sVDD Speicherspannungspotential hp_in Auswertesignal hp_out Ergebnissignal 300 Speicherkomparatorzelle 302 Speichereinrichtung 304 Komparator 306 Auswerteeinrichtung P1,P2 Speichertransistoren N1,N2 Speichertransistoren NC,NCQ Komparatortransistoren NH,PH Auswertetransistoren NTB,NTBQ Schreibtransistoren 300a–c Speicherkomparatorzellen hitq7 Ausgangssignal hit invertiertesAusgangssignal PHIT,NHIT Invertertransistoren PHITQ Invertertransistor NHITQ Invertertransistor PsDD Versorgungsspannungstransistor NrDD0 Versorgungsspannungstransistor NrDD1,PFB0, PFB1 Transistoren PD Vorladeintervall WR Schreibintervall AA Vergleichsintervall PC Entladeintervall RD Leseintervall 602 Speichereinrichtung 604 Komparator 606 Auswerteeinrichtung
    权利要求:
    Claims (16)
    [1] Speicherkomparatorzelle (100; 200; 300)mit folgenden Merkmalen: einer Speichereinrichtung (102; 202; 302)zum Liefern eines Speichersignals (b) abhängig von einem gespeichertenWert; einem Komparator (104; 304) zum Vergleichendes Speichersignals mit einem Komparatorsignal (k), wobei dieSpeichereinrichtung ausgebildet ist, um das Speichersignal (b) undein komplementäres Speichersignal(bq) zu liefern, oder wobei neben dem Komparatorsignal ein komplementäres Komparatorsignal(kq) dem Komparator zuführbarist, und wobei der Komparator ausgebildet ist, um abhängig voneinem Vergleichsergebnis das Speichersignal oder das komplementäre Speichersignalbzw. das komplementäreSignal oder das komplementäre Komparatorsignalals Komparatorergebnissignal (H) auszugeben.
    [2] Speicherkomparatorzelle (100; 200; 300)gemäß Anspruch1, wobei der Komparator (104; 304) ausgebildetist, um bei einer Übereinstimmungvon Speichersignal (b) und Komparatorsignal (k) das Speichersignal(b) oder das komplementäreSpeichersignal (bq) bzw. das Komparatorsignal (k) oder das komplementäre Komparatorsignal(kq) als Komparatorergebnissignal (H) auszugeben, das einen erstenlogischen Wert aufweist.
    [3] Speicherkomparatorzelle (100; 200; 300),gemäß einemder Ansprüche1 oder 2, wobei der Komparator (104; 304) ausgebildetist, um bei einer Nichtübereinstimmungvon Speichersignal (b) und Komparatorsignal (k) das Speichersignal(b) oder das komplementäreSpeichersignal (bq) bzw. das Komparatorsignal (k) oder das komplementäre Komparatorsignal(kq) als Kompara torergebnissignal (H) auszugeben, das einen zweitenlogischen Wert aufweist.
    [4] Speicherkomparatorzelle (200; 300)gemäß einemder Ansprüche2 bis 3, wobei die Speicherkomparatorzelle eine Auswerteeinrichtung(206; 306) zum Empfangen eines Auswertesignals(hp_in) aufweist, die ausgebildet ist, um das Auswertesignal (hp_in)als ein Ergebnissignal (hp_out) auszugeben, wenn das Komparatorergebnissignal(H) den ersten logischen Wert aufweist.
    [5] Speicherkomparatorzelle (200; 300)gemäß Anspruch4, wobei die Auswerteeinrichtung (206; 306) fernerausgebildet ist, um ein erstes Versorgungsspannungspotential (rVDD)als Ergebnissignal (hp_out) auszugeben, wenn das Komparatorergebnissignal(H) den zweiten logischen Wert aufweist.
    [6] Speicherkomparatorzelle (200; 300)gemäß einemder Ansprüche1 bis 5, wobei die Speichereinrichtung (102; 302)mit einer Versorgungseinrichtung (208) verbunden ist, dieausgebildet ist, um die Speichereinrichtung ansprechend auf einHaltesignal (wr) mit einem Speicherspannungspotential (sVDD) zum Haltendes gespeicherten Wertes zu versorgen.
    [7] Speicherkomparatorzelle (300) gemäß Anspruch6, wobei das erste Versorgungsspannungspotential (rVDD) und dasSpeicherspannungspotential (sVDD) unterschiedlich sind und wobeidas erste Versorgungsspannungspotential einen niedrigeren Spannungswertaufweist als das Speicherspannungspotential.
    [8] Speicherkomparatorzelle (300) gemäß einem derAnsprüche1 bis 7, wobei der Komparator (304) einen ersten Schalter(NC) und einen zweiten Schalter (NCQ) aufweist, wobei der ersteSchalter ausgebildet ist, um gesteuert durch das Speichersignal(b) das Komparatorsignal (k) als Komparatorergebnissignal (H) auszugeben,und wobei der zweite Schalter ausgebildet ist, um gesteuert durchdas komplementäreSpei chersignal (bq) das komplementäre Komparatorsignal (kq) alsKomparatorergebnissignal (H) auszugeben.
    [9] Speicherkomparatorzelle (300) gemäß Anspruch8, wobei der erste Schalter (NC) ein erster Transistor und wobeider zweite Schalter (NCQ) ein zweiter Transistor ist.
    [10] Speicherkomparatorzelle (300) gemäß einem derAnsprüche1 bis 9, wobei die Speichereinrichtung (302) einen erstenInverter mit einem ersten Speichertransistor (P1) und einem zweitenSpeichertransistor (N1) und einen zweiten Inverter mit einem drittenSpeichertransistor (P2) und einem vierten Speichertransistor (N2)aufweist, wobei die Drainanschlüssedes ersten und des zweiten Speichertransistors das komplementäre Speichersignal(bq) und die Drainanschlüssedes dritten und des vierten Speichertransistors das Speichersignal(b) bereitstellen.
    [11] Speicherkomparatorzelle (300) gemäß einem derAnsprüche1 bis 10, die einen ersten Schreibtransistor (NTB) und einen zweitenSchreibtransistor (NTBQ) aufweist, wobei der erste Schreibtransistor undder zweite Schreibtransistor ausgebildet sind, um gesteuert voneinem Schreib-/Lesesignal (wL) den zu speichernden Wert an die Speichereinrichtung(302) bereitzustellen.
    [12] Speicherkomparatorvorrichtung mit folgenden Merkmalen: einerersten Speicherkomparatorzelle (300a) gemäß einemder Ansprüche4 bis 11; und einer zweiten Speicherkomparatorzelle (300b)gemäß einemder Ansprüche4 bis 11; wobei die erste Speicherkomparatorzelle ausgebildet ist,um ein erstes Auswertesignals (hp_in1) zu empfangen, das ein drittesSpannungsversorgungspotential (VSS) an die erste Speicherkomparatorzellebereitstellt, und wobei die zweite Speicherkomparatorzelle ausgebildetist, um ein erstes Ergebnissignal (hp_out1) der ersten Speicherkomparatorzelleals ein zweites Auswertesignals (hp_in2) zu empfangen.
    [13] Speicherkomparatorvorrichtung gemäß Anspruch12, die eine Auswerteschaltung mit einer Einrichtung zum Verstärken desErgebnissignals der zweiten Speicherkomparatorzelle aufweist.
    [14] Speicherkomparatorvorrichtung gemäß einemder Ansprüche12 oder 13, wobei die Auswerteschaltung eine Einrichtung (NrDD0)zum Bereitstellen des ersten Versorgungsspannungspotentials (rVDD)und eine Einrichtung (PsDD) zum Bereitstellen des Speicherspannungspotential(sVDD) aufweist.
    [15] Verfahren zum Speichern und Vergleichen mit folgendenSchritten: (a) Liefern eines Speichersignals abhängig voneinem gespeicherten Wert; (b) Liefern eines Komparatorsignals; (c)Liefern eines komplementärenSpeichersignals bzw. Liefern eines komplementären Komparatorsignals; (d)Vergleichen des Speichersignals mit dem komplementären Komparatorsignal;und (e) Ausgeben des Speichersignals oder des komplementären Speichersignalsbzw. des Komparatorsignals oder des komplementären Komparatorsignals abhängig vondem Vergleichsergebnis.
    [16] Computerprogramm mit einem Programmcode zur Durchführung desVerfahrens gemäß Anspruch15, wenn das Computerprogramm auf einem Computer abläuft.
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    同族专利:
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